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[CPU] 반도체 수율에 관한 짧은 칼럼 : 에픽, 라이젠, 스윗 스팟

Dr.Lee | 조회 3102 | 추천 3 | 2017.05.26. 04:15 http://drmola.com/pc_column/169179

글로벌파운드리의 14LPP 제조공정이 매우 안정화되어, Zen 8코어가 모두 살아 있는 라이젠과 라이젠 스레드리퍼, 에픽 모두의 원형인 제플린 다이의 수율이 80%에 이른다는 이 글을 보고 문득 궁금해져 계산해 보았다. 머피의 수율모델에 따르면 반도체의 수율은 아래의 2변수함수로 근사할 수 있다. 수율(yield rate)의 머릿글자인 y를 편의상 종속변수로 하면 아래와 같다.


y(A,D) = {(1-exp(-AD))/AD}2


여기서 A는 반도체의 면적(area)을 제곱센티미터로 나타낸 값, D는 웨이퍼의 제곱센티미터당 결함 밀도(defect density)를 의미한다. 반도체의 면적 정보는 웹상 도처에 널려 있으나 D값은 파운드리별 핵심 영업기밀일 것이기에 구글링이라는 쉬운 방법으론 구할 수 없다. 흥미롭게도 앞서 호기심을 자극한 글에서는 제플린 다이의 수율이 80%에 달한다는, 즉 y=0.8이라는 초기조건을 주었기에 D값을 역산해볼 수 있게 되었다. 구체적으로는 삼성/글로벌파운드리 14LPP의 D값 정도로 생각해볼 수 있겠다.


거두절미하고, 역산 결과 이 값은 0.11328125..., 약 11.3% 정도이다. 14LPP 공정으로 반도체를 찍어낼 때 매 제곱센티미터당 11.3%의 확률로 결함이 있다는 얘기다. 내친김에 궁금해져 에픽의 수율을 알아보고자 했다. 정확히는 제플린 다이 4개를 MCM 구성한 "현실의" 에픽이 아닌, 이론상 32코어분의 거대한 단일 에픽 다이가 존재한다고 가정한 경우의 수율이다.

 

 

스크린샷 2017-05-26 오전 4.06.37.png

(이미지 출처 : Integrated Circuit Engineering Corporation)

 

제플린의 면적은 약 213mm2로 알려져 있다. 이때의 수율은 80%로 주어졌다. 현실의 에픽은 이것을 4개 붙인 것이니 제조단가는 정확히 4배가 된다. 그러나 852mm2의 가상-에픽의 다이를 위 공식에 대입하면 수율은 43.2%로 급락한다. 여기서 수율이란 면적대로 잘라낸 슬라이스 가운데 불량을 제외한 비율이니 852mm2 다이는 면적 자체가 213mm2 다이보다 네 배 커, 애초 수율계산의 모집단이 되는 슬라이스 개수 자체가 1/4 이하이다. 이를 반영해 단가를 산정해 보면 가상-에픽 다이의 생산단가는 제플린의 7.4배에 이른다.

 

다시 상기하자면 현실의 에픽의 제조원가는 제플린의 4배일 뿐. 이쯤이면 AMD가 왜 빅 뷰티를 포기하고 '적당한 크기의 칩' 여러 개를 만드는 것으로 노선을 선회했는지 짐작하기 어렵지 않다. 게다가 링 구조가 아닌 Zen의 특성상 한 다이에 탑재되는 코어의 수가 많으면 많을수록, CCX의 수가 많으면 많을수록 이를 연결하기 위한 인터커넥트의 복잡도는 기하급수적으로 증가하며 결국 고스란히 면적으로 환산된다.

 

이미 Zen 8코어를 내장한 제플린의 면적 중 코어와 L2/L3 캐시를 모두 합친 CCX 두 개의 면적은 88mm2로 전체의 41.3%에 지나지 않는다. (이 글 참조. 4코어 CCX 하나의 면적은 44mm2) 내장 GPU조차 없는 고성능 CPU의 다이 설계에서 CPU 본연의 로직이 아닌 부차적인 연결에 60% 가까운 면적이 투자되고 있는 것이다. 이쯤 되면 왜 CCX 자체를 네이티브 8코어로 설계하지 않았는지 알 것 같지 않은가.


다이의 크기를 네 배 늘렸을 때 단가 증가율이 면적 증가율(x4)을 거의 두 배(x7.4) 상회하게 되는 것을 보았으니, 반대로 더 작은 다이를 가정해 보자. 현실 제플린의 절반 수준인 100mm2를 가정하면 수율은 89.3%로 올라 단가는 44.7% 수준이 되고, 재차 반으로 줄여 50mm2의 경우 수율은 94.5%, 단가는 21.1% 수준이다. 여전히 면적 감소율보다 단가 감소율이 크기는 하지만 앞서 본 것처럼 드라마틱한 수준은 아니다.

 

즉 200mm2라는 면적은 일종의 '분기점'인 것이다. 이보다 작아져서 얻는 이득이 뚜렷히 크지 않지만 이보다 커지면 엄청난 손실이 생긴다. 이 지점이 반도체 제조사들이 흔히 말하는 '스윗 스팟'이다.

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Profile image TundraMC 2017.05.26 06:56
검은색이 양품이라는 전설의...
Profile image RuBisCO 2017.05.26 06:25
다만 현실의 라이젠의 다이면적의 60%는 CCX 간의 연결을 위한 패브릭 만으로 되어있는게 아니라 Chip to Chip의 연결을 위한 인터페이스와 노스-사우스브릿지와 멤컨까지를 전부 포함하는 만큼 추가적인 CCX를 더 얹은 칩이 만들어지더라도 실제 면적이 정비례해서 늘어나지는 않을것도 같은데 세부적인 구성비에 대한 이야기가 있는지 궁금합니다.
Profile image 삑점 2017.05.26 11:13
저도 이생각인데 그래도 500-600은 될거같아요!
Profile image 마라톤 2017.05.26 09:29
좋은 정보 감사합니다 .^_^
Profile image 큣찡 2017.05.26 11:16
아...왜 반도체공정 책읽는기분이지...으으
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