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[CPU] 팩트체크 : 인텔, AMD와 정말 손잡나?

Dr.Lee | 조회 2092 | 추천 6 | 2017.04.05. 05:57 http://drmola.com/pc_column/154669

만우절이 끝나기 무섭게 해외의 저명한 하드웨어 포럼/매체들은 우후죽순으로 기사를 쏟아내고 있습니다. 무슨 소식을 전해도 곧이곧대로 들리지 않을 만우절을 피한 수요가 분출된 것이겠지만 개중엔 만우절 끝물을 켜는 것도 섞여 있기 마련인데요. 이 중 저의 흥미를 잡아끈 건 바로 이것. 인텔이 케이비레이크-G 라는 새로운 CPU를 준비 중이며 놀랍게도 AMD로부터 라이선스받은 GPU 아키텍처(IP, 지적재산)를 탑재한다는 것입니다. 심지어 HBM 메모리를 L4 캐시격으로 탑재한다는 설까지. 이대로면 APU는 물론이거니와 AMD/엔비디아 양사의 로우엔드 그래픽카드마저 설 땅이 없어지게 되겠지요?

 

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우선 기사들이 수록한 슬라이드의 진위를 살펴봅시다. 좌측 하단에 박혀 있는 Technology and Manufacturing Day라는 행사는 실제 인텔이 3월 말 주최한 것으로 일단 속칭 '뇌피셜' 이벤트는 아닙니다. 문제의 슬라이드 이미지 자체도 이날 행사에서 '무어의 법칙은 계속된다'는 주제로 강연한 연사 마크 보어의 발표자료에 있는 것으로 인텔 공식 홈페이지에서 확인할 수 있습니다(링크, 42페이지). 아래의 이미지들도 마찬가지(링크, 11-12페이지).

 

kabtg_1.jpgkabtg_2.jpg

 

그러나 팩트는 여기까지. 일단 하나의 CPU 패키지 내에 여러 제조공정으로 구성되는 파트가 혼재한 것으로 미뤄 단일 다이 구성이 아닌, '1세대 코어' 네할렘 시기 클락데일을 마지막으로 사라졌던 멀티칩모듈(MCM) 구성을 재도입하는 것은 확실시되나 여기에 사용되는 GPU IP가 인텔의 것인지 아닌지, 만약 아니라면 AMD, 엔비디아 혹은 파워VR 같은 제3의 업체인지 등은 전혀 언급되지 않았습니다. 즉 공식적으로 확인되는 내용 이외의 부분은 아직 검증할 길이 없으며, 따라서 어느 정도 걸러 들을 필요가 있겠죠. 아래의 내용이 그러한 예입니다.

 

kabyg_01.jpg

 

그러나 인텔 CPU + AMD GPU라는 막강한(?) 조합의 APU 탄생이 무산되어 슬퍼하기엔 아직 이릅니다. 양념을 걷어내더라도 이날 인텔이 진행한 행사는 그 자체로 흥미덩어리 그 자체였거든요. 우선 MCM을 재도입한 인텔은 클락데일식의 구조와 다른, 고속 인터커넥트가 전제된 두 다이간의 결합이라는 점을 설명하는 데 꽤 공을 들였습니다.

 

0038.jpg

 

과거의 MCM은 두 다이가 서로 FSB를 사용하여 느린 속도로 소통하는 구조였지만 인텔이 새로 도입하고자 하는 EMIB는 패키징 내부에 실리콘 브릿지를 내장하는 것으로 AMD 피지 GPU와 HBM 사이의 연결구조와 유사합니다. 정확히는 피지는 두 다이 사이의 교량 역할을 하는 '실리콘 인터포저'를 패키지 위에 얹은 구조인데, 실리콘 인터포저의 면적이 증가할수록 가격이 몹시 비싸지는 단점이 있던 반면 인텔은 EMIB에서 바로 그 비용 문제를 해결했다고 밝혀 구조적으로는 유사성이 있음을 방증합니다. 앞서 언급한 피지의 결합방식이 2.5D HBM 구현의 전형적인 예라는 점에서 케이비레이크-G HBM 탑재설은 이것이 와전되었거나, 이것으로부터 자가발전된 상상력의 산물이 아닐까 짐작되는 대목입니다.

 

일단 현 단계에서는 인텔이 서드파티 GPU IP를 도입한다는 추측보다는 자체 GPU의 대형화 버전을 별도의 다이로 독립시키고, 이를 '코어' 다이와 고속으로 연결하는 방식을 고려 중이라고 보는 편이 더 안전할 듯 합니다. 실제로 하스웰에서 스카이레이크/케이비레이크로 이행하는 동안 최상위 아이리스 GPU의 구성은 급속히 고도화되었고 CPU 내에서 차지하는 면적은 대단히 커졌기에 둘을 분리해 '보다 작은 칩' 두 개로 파생하는 것은 수율에도 큰 도움이 됩니다. (이와 관련해서는 AMD CEO 리사 수 박사의 인터뷰에서도 언급)

 

인터뷰어 : 인텔은 최근 "Investor Day" 행사에서, 앞으로의 발전 방향의 핵심은 MCM임을 밝혔었다. 이로써 반도체 업계는 보다 작고 높은 수율의 칩을 만드는 방향으로 거대한 선회를 시작하게 된 것 같다. 이러한 시기에 (하와이, 피지와 같은) 600mm2 쯤의 거대한 칩을 찍어내는 것에 대해 어떻게 생각하나? 이 길에도 미래가 있을까?

 

리사 수 : 이와 관련해 치열한 토론이 있었다. 매우 흥미로웠다. 그래픽 부문에서 우리는 HBM, 또는 GPU와 메모리 사이의 인터커넥트를 고도화하는 여타의 기술들이 차별화의 열쇠라고 본다. 따라서 우리의 GPU 로드맵에서 우리는 이들을 지속적으로 사용할 것이다. 반면 CPU 부문에서는 MCM이 한 가지 솔루션이 될 수 있음을 인정한다. 결국은 요구받는 성능과 비용 사이의 트레이드오프가 되겠지만, 프로세스 기술이 나날이 복잡해져 감에 따라 이들을 분할하는 것은 분명 좋은 아이디어이다.

 

여기서 너무 허황되지 않는 선으로만 상상력을 조금 보태자면, 인텔이 서드파티 GPU IP를 채택할 경우 그 가능성은 AMD, 엔비디아보다도 오히려 파워VR의 이매지네이션이 더 높다고 볼 수 있겠습니다. 이미 인텔은 자사의 저전력 아키텍처(LPIA) 제품군인 아톰에 에어몬트 이전까지 파워VR GPU를 탑재했던 전력이 있습니다. 또한 매출의 거진 2분지 1을 차지하던 주요 고객 애플을 지난 주 잃어버린(링크) 이매지네이션의 입장에서 인텔이라는 대체재가 주어진다면 어떤 조건으로든 잡아야 할 동기부여가 충분합니다. 어쩌면 애플로부터 버림받으며 '어디에도 쓰이지 않는' GPU IP가 될 것으로 보였던 Furian 아키텍처가 깃들 곳이 이쪽인지도요. 누가 알겠습니까.

 

0037.jpg

 

다시 '팩트'로 돌아와서. 앞서 언급한 마크 보어의 발표자료 중에는 의외로 많은 분들이 캐치하지 못한 재미있는 정보가 숨어 있습니다. 바로 인텔이 현재 생산 중인 실리콘들을 언급한 부분인데요. 좌측 상단부터 시계 방향으로 브로드웰 2+GT2, 체리트레일, 아폴로레이크, 스카이레이크 4+GT2, 알테라의 FPGA, "문제의 칩", 마지막으로 제온 파이 '나이츠 랜딩' 되겠습니다. 지금까지 나열한것 중 명쾌히 설명되지 않은 것이 단 하나 있죠. 네. "문제의 칩" 얘깁니다.

 

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복잡한 다이 플로어플랜(floor plan) 지식이 없더라도 육안으로 구별되는 최소단위를 기준으로 헤아려 보면 28개의 클러스터가 보이죠. 그렇습니다. 오랜 기간 소문으로만 무성하던 스카이레이크-EP/EX 기반 제온일 가능성이 큽니다. 일단 다이 설계상 28개의 코어가 있는 것으로 짐작되기에 그간의 32코어설은 낭설이 될 가능성이 높아졌고(과거 닥몰의 글 중에도 해당 부분은 결과적으로 오보가 될 가능성이 높음을 밝힙니다), 2분기 중 출시 예정인 AMD의 "네이플스"와는 한결 힘겨운 싸움이 전망됩니다.

 

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뿐만 아니라, 위기론이 제기된 무어의 법칙에 대해서도 인텔은 이날 행사를 통해 적극적으로 해명하는 제스처를 취했습니다. 우선 제조공정 이전주기가 매2년에서 3년으로 둔화되었으나 그만큼 한 세대간 이행폭이 커짐으로써 결과적으로 '무어의 법칙 곡선'은 변함없이 유지된다는 논리를 폈는데, 90nm부터를 기준으로 매 세대 루트2분의 1배씩 미세화되는 것을 적용하면 아래와 같습니다.

 

90nm -> 65nm -> 45nm -> 32nm -> 22nm -> 16nm -> 12nm

 

하지만 실제로 이행된 제조공정 이전은 아래와 같았습니다. 마지막 두 세대가 예정보다 2nm씩 '더' 미세화된 것이 특징인데요. 인텔은 이를 특별히 '하이퍼 스케일링'이라 명명합니다. 위 슬라이드 이미지에서 왼쪽이 기존의 제조공정 이전을 외삽한 것(즉 16nm, 12nm인 경우), 오른쪽이 실제로 이행된 공정에서의 다이 면적을 나타낸 것입니다. 평균적으로 전세대 대비 62%로 축소되어 오던 것이 최근에는 43-42%로 더욱 축소되었음을 알리고 있죠.

 

90nm -> 65nm -> 45nm -> 32nm -> 22nm -> 14nm -> 10nm

 

다만 이 추세 역시 지속가능한 것은 아니고, 무엇보다 14nm를 기준으로 보면 14nm -> 10nm -> 7nm로의 이행은 다시 기존과 비슷한 '루트2분의 1배' 룰로 회귀한 것인 주기는 3년으로 늘어났기에 장기적으로는 무어의 법칙 곡선이 깨지는 것이 불가피합니다. 이에 관해 인텔은 지표를 절대적인 집적밀도 자체가 아닌, 단가를 반영한 '단위가격당 트랜지스터 밀도'로 수정해 끼워맞추고 있습니다.

 

0014.jpg

 

인텔은 향후 1-2년 내로 생산라인의 웨이퍼 직경을 300mm에서 450mm로 변경해 공급단가를 낮추고 한 웨이퍼당 불량 다이를 최소화하여 '단위가격당 트랜지스터 밀도'를 높이는 것을 목표로 합니다. 예컨대 스카이레이크와 케이비레이크는 그 자체만 놓고 보면 아무 차이가 없지만, 하나의 생산기업으로써 인텔의 입장에서는 큰 차이가('단위가격당 트랜지스터 밀도' 차이라든지) 있는 셈입니다. 아래의 슬라이드는 왼쪽부터 순서대로 아무 조치도 취하지 않은 경우, 450mm로 웨이퍼를 교체한 경우, 16->14, 12->10nm로 각각 '하이퍼 스케일링'한 경우를 누적하여 단위가격당 트랜지스터 밀도를 계속하여 향상시키고 있음을 설명합니다.

 

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자, 원래의 주제에서 이미 한참 벗어났지만 이것으로 간단한(?) 팩트체크를 마칩니다. 다음에 또 만나요!

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Dr.Lee

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* 적용중인 트로피 :

Profile image RuBisCO 2017.04.05 08:16
단위가격당 트랜지스터 밀도라면 삼성이나 TSMC에 비해서 극심한 열세를 면하기 힘들거 같은데 그걸 내세운건 좀 무리수 같으요(...) 그나저나 저 그래프는 스스로 소비자들에게 바가지를 씌우고 있다는 것을 실토하는 셈인데 저래도 괜찮은걸까요.
Profile image Dr.Lee 2017.04.05 08:33
산으로 가는 B.K님...
Profile image snimsolution 2017.04.05 09:05
HardOCP의 카일 베넷이 인텔 CPU에 AMD GPU가 내장된다고 뇌피셜 정보를 주기적으로 언급하는게 지금으로 한 2년째거든요. 라이젠 발표 전에도 이게 말이 되는 소리인가 싶었는데, 이제 AMD가 레이븐릿지를 열심히 팔아먹어야 하는 상황에서 현실성이 저어어어언혀 없죠. 나름 이 바닥 올드비였던 HardOCP의 신뢰도를 왕창 깎아먹는 소리입니다.
Profile image Dr.Lee 2017.04.05 09:06
범인이 밝혀졌다! 그렇군요...
Profile image 게임미식가
잼아저씨
2017.04.05 16:00

인텔이 자사 HDGraphics 설계를 포기하고 외주를 줄만한 이유는 정확히 뭘까요? 성능 밀도가 떨어져서 분업화를 시도하기 위해설까요?

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