Ampere, Vermeer, Big Navi - 놓치지 말아야 할 관전포인트

by 쿠마키치 on 2020년 09월 16일 01시 05분 (15일 전) 조회: 334

성큼 다가온 GeForce 30 시리즈의 출시에 즈음하여, 과거와 구분되는 Ampere 아키텍처의 흥미로운 특징 몇 가지를 독자 여러분과 공유하고자 한다. 아키텍처 자체에 관해서는 여느 때처럼 말을 아끼고 있는 NVIDIA이기에 100% 확신할 수는 없지만, 그래도 이런 점들이 모여 Ampere 만의 독특한 성능 특성을 구축하게 되었다고 추적해보는 것만으로 독자 여러분의 상상력과 지적 갈증을 자극하리라고 믿는다.

 

 

1. Ampere 아키텍처에서 '코어' 라고 불리는 것의 정의

 

ga102.png

[GA102 개념도]

 

정식 발표행사 당일까지만 하더라도, GeForce 30 시리즈의 스펙이라며 유통되던 정보는 일관되게 몇 가지 사실을 지적하고 있었다. 최상위 및 차상위 티어 제품이 '컨슈머용 빅 칩' (GA102) 을 공유한다는 것, 여기에 더해 '컨슈머용 두번째로 큰 칩' (GA104) 을 사용한 모델까지 총 3가지 제품이 발표된다는 것, 각각의 메모리 인터페이스는 64비트씩 터울을 두어 384비트 / 320비트 / 256비트 구성을 취한다는 점 등. 역시 화룡점정은 각각이 82개 / 68개 / 46개의 SM으로 구성된다는 비교적 '상세한' 정보였다.

 

뚜껑울 열어보니 단 하나를 제외한 모든 정보가 사실로 드러났다. 유일하게 빗나간 정보는 GeForce RTX 3090 / 3080 / 3070이 각각 5248개 / 4352개 / 2944개의 '코어'를 탑재한다는 것이었다. NVIDIA에 따르면 GeForce 30 시리즈는 최상위 제품부터 각각 10496개 / 8704개 / 5888개의 '코어'를 탑재하고 있다. 정확히 소문의 두 배와 같다. SM 개수가 그대로인 상황에 어떻게 '코어' 수만 두 배가 될 수 있었을까? 이를 위해서는 우리가 '코어'라 이름붙인 것의 의미를 먼저 살펴봐야 한다.

 

2006년의 G80으로부터 불과 두 세대 전 출시된 Pascal 아키텍처에 이르기까지, 기술적으로든 마케팅적 용어로서든 하나의 '코어'는 32비트 단정밀도 부동소수점 (FP32) 연산과 정수 (INT32) 연산을 수행할 수 있는 파이프라인'쌍' (pair) 을 일컫는 말이었다. GPU 내부에 부과되는 명령어 스트림 가운데 FP32 연산의 비중이 얼마이고 INT32 연산의 비중이 얼마인지 사용자는 정확히 알지 못한다. 어쩌면 아키텍처의 설계자도 정확히 알 수는 없을 것이다. 그래도 근 10년에 가까운 시간 동안 FP32 연산과 INT32 연산이 수행되는 경로가 하나의 파이프라인으로 합쳐져 있는 현실에 큰 불만을 가진 사람은 없던 것 같다.

 

Pascal의 후속 아키텍처인 연산 용도의 Volta / 컨슈머용의 Turing 아키텍처에 이르며 NVIDIA는 이 같은 현실을 바꾸고 싶었던 것 같다. FP32 연산과 하나의 파이프라인을 공유하던 INT32 연산을, 별개의 독립된 파이프라인에 할당하여 수행토록 한 것이다. 그렇지만 Volta / Turing 기반의 GPU가 출시되었을 때 이들의 '코어' 수를 헤아리는 방식에는 변함이 없었다. 다시 말해 이 시점부터 '코어' 라고 불리는 것의 정의가 달라진다. 과거에는 FP32 + INT32 파이프라인쌍을 묶어 '코어' 라고 불렀지만, Volta / Turing 세대에서는 FP32 파이프라인만을 '코어' 라고 부르는 것으로 의미가 축소된 것이다. 그리고 이 시기 들어 NVIDIA는 처음으로 명령어 스트림에서의 정수 연산 비중이 약 20-30%를 차지한다고, 다시 말해 INT32 파이프라인을 분리함으로써 '코어' 당 연산효율이 1.3배가 되었다고 밝힌다.

 

이를 알기 쉽게 풀어 말하면, 그 동안은 '코어' 하나가 일정 시간 동안 70-80개 (편의상 75개로 계산) 의 FP32 연산과 20-30개 (편의상 25개로 계산) 의 INT32 연산을 수행할 수 있었지만 Volta / Turing 아키텍처에서는 INT32 연산의 수행경로가 완전히 독립하며 '코어' 는 순수하게 FP32 연산에만 집중할 수 있게 되어 일정 시간당 100개의 FP32 연산을 처리할 수 있게 되었다는 것이다. (100/75 = 1.33)

 

이쯤에서 의문이 생길 법하다. 부동소수점 : 정수 연산의 비율이 약 7 : 3 정도라면, Volta / Turing 아키텍처에서 '코어' 와 동수의 INT32 파이프라인을 둔 것은 오히려 자원 낭비 아닐까? 결론부터 말하면 바로 그 고민의 연장선에서 Ampere가 태동한 것으로 보인다. Ampere는 FP32 '코어'에서 분리해 낸 INT32 파이프라인에 다시 FP32 연산기능을 부과해, 결과적으로는 정수 명령어가 붐비는 정도에 따라 2개의 FP32 연산을 처리하거나 1개의 FP32 연산과 1개의 INT32 연산을 처리하는 것을 오갈 수 있게 되었다. 위의 모델에 따라 일정 시간당 처리량을 계산하면 150개의 FP32 연산과 50개의 INT32 연산을 처리할 수 있다. Pascal 대비로는 2배, Volta / Turing 대비로는 1.5배의 FP32 연산 처리량에 해당한다.

 

즉 '코어' 가 두 배가 되었다는 말은 부분적으로는 맞고 부분적으로는 틀리다. '코어'의 정의가 FP32 파이프라인만으로 좁아진 새 의미에 입각하면 틀린 서술이 아니지만, 전체적인 연산 효율로 보면 Pascal 세대 기준으로는 두 배가 맞고, Volta / Turing 세대를 기준으로 하면 두 배로 보기에는 다소 부족하다.

 


 

2. Ampere 아키텍처의 숨겨진 큰 특징은 ROP / 메모리 계층의 분리

 

이 점을 논하기 전에, 먼저 Turing 아키텍처 기반의 '컨슈머용 빅 칩'인 TU102의 개념도를 살펴보도록 하자.

 

tu102.jpg

[TU102 개념도]

 

Volta / Turing 세대는 물론 G80까지의 모든 GPU 설계에서 NVIDIA가 경쟁사와 비교되는 특징이라면 Render Output Pipeline (ROP) 또는 렌더 백엔드라고 불리는 하드웨어가 메모리 계층 구조의 일부분으로 통합되어 있는 것이었다. 특히 Fermi 이후의 모든 아키텍처에서, (컨슈머용) 빅 칩은 384비트의 메모리 인터페이스와 96개의 ROP를 공식처럼 탑재해 왔다. 구체적으로, 8개의 ROP - 32비트 메모리컨트롤러 - L2 캐시 슬라이스가 하나의 파티션을 이뤄 GPU의 다른 부분과 크로스바 스위치를 통해 연결되는 구조이다.

 

따라서 각 '파티션'은 GPU의 다른 부분에 영향을 주지 않고 개별적으로 활성화되거나 비활성화될 수 있다. GeForce GTX 970이 출시되었을 때 ROP 개수가 당초 스펙시트상의 64개가 아닌 56개로 밝혀졌고, 그에 따라 활성 L2 캐시 용량 / 메모리 인터페이스 / 메모리 용량이 연쇄적으로 각각 3.5MB / 224비트 / 3.5GB로 8분의 1씩 -ROP 감소분에 비례하여- 축소되었던 것을 기억할 것이다.

 

한편, ROP는 -'백엔드'라고 불리는 이유를 생각해 보면- 프론트엔드의 Rasterizer와 쌍으로 작용하여 최종적인 화면(픽셀)을 그리는 역할을 수행한다. 다시 말해 ROP 개수는 큰 틀에서 Rasterizer의 개수와 비례해야 최적의 효율을 얻을 수 있다. 그간 NVIDIA의 컨슈머용 빅 칩은 항상 6개의 GPC로 구성되어 6개의 프론트엔드 즉 Rasterizer를 탑재하고 있었으며, 각각의 Rasterizer가 16 ROP에 대응하여 균형을 맞춰 왔다. 적어도 완전한 동수로는 구성되지 않더라도, Rasterizer의 처리량이 ROP 이상이어야 (다소 정체는 있더라도) GPU 내부에서 유휴 자원 없이 효율적인 작업이 가능하다. 그 반대가 되면 ROP의 일부분이 유휴 상태에 빠져 실질적으로 Rasterizer 개수가 '유효 ROP 개수'를 제한하는 상황이 발생한다. 이러한 점이 처음 가시적으로 지적된 것이 GeForce GTX 1070 (3 GPC(=유효 48) : 64 ROP) / 1060 (2 GPC(=유효 32) : 48 ROP) 이었다.

 

Ampere 아키텍처는 이 점에 메스를 대기로 결정한 것 같다. 그동안의 관례에 따르면 GeForce RTX 3090은 384비트 메모리 인터페이스를 갖췄으므로 ('파티션'의 구성비가 변하지 않았다면) 96 ROP, RTX 3080은 320비트 / 80 ROP, RTX 3070은 256비트 / 64 ROP 구성을 각각 취할 것으로 예상되었으나 GPU 계산기로 시뮬레이션해 보면 오히려 GPC 개수에 비례한 (x16) ROP를 탑재하고 있는 것으로 추정된다.

 

첫머리의 GA102 개념도를 다시 들여다보자. 앞서 TU102 개념도에서는 GPC 바깥에 빠져나와 있는 ROP가 GA102 개념도에서는 명확히 GPC 내부에 포함된 것으로 그려져 있다. NVIDIA는 Ampere를 설계하며, 메모리 계층과 ROP를 디커플링(decoupling)하고 대신 Rasterizer가 위치한 GPC와 더욱 동기화하여 작동하는 방향으로 변화를 준 것 같다. 이 경우 GeForce RTX 3090은 7개의 GPC로 구성되므로 112개의 ROP를, RTX 3080은 똑같은 GA102 칩에 기반하나 GPC 하나를 비활성화하여 6 GPC / 96 ROP 구성을 취할 것으로 예상된다. 흥미로운 것은 GeForce RTX 3070이다. 이 제품은 상위 제품들과 체급을 달리하는 GA104 칩 기반이지만 GPC 개수가 6개로 RTX 3080과 같고, 이에 따라 ROP 개수 역시 96개로 동일할 것으로 전망되는데, '-70' 모델넘버가 부여되는 라인업에서는 전례없는 고스펙이다.

 


 

3. Ampere의 낙수효과: 400달러 이하 시장으로?

 

이 글을 작성하기 며칠 전, '4864코어' 를 탑재한 GA104 칩 기반의 GeForce RTX 3060 Ti (가칭) 가 준비 중이라는 루머가 돌았다. 과거 Kepler 세대에, 비슷한 체급의 GK104 칩에 기반한 GeForce GTX 670과 GTX 660 Ti가 함께 출시되었던 바 있다. 둘 모두 GTX 660보다 먼저 출시되었음은 물론이므로 RTX 3060 Ti가 RTX 3060보다 먼저, 그것도 GA104 칩 기반으로 출시되리라는 루머가 완전히 전례없는 것은 아니다. (물론 현 단계에서는 확언하기도 어렵다. 단지 가능성 차원으로 생각하자)

 

재미있는 점은 GA104 칩의 구조상, 4864코어를 얻으려면 GPC 하나를 비활성화하는 편이 자연스럽다는 것이다. 이 경우 Rasterizer 역시 GPC 5개분으로 줄어들고, Ampere의 ROP에 관한 가설이 맞다면 ROP 개수도 80개로 줄어들기 때문에 RTX 3070과 자연스럽게 체급 분리가 된다는 점이다. 상술한 스펙 이외의 밝혀지지 않은 부분은 RTX 3070과 동일하다고 가정하고 GPU 계산기로 시뮬레이션해 보면 현 세대의 RTX 2080 Super와 비슷하거나 박빙 열세일 것으로 관측된다. 과연 10월 이후의 그래픽카드 시장이 어떻게 전개될지, 흥미를 갖고 살펴보도록 하자.

 

 


 

한편, 오는 10월 9일과 29일 (각각 한국시간 기준) AMD 역시 중대 발표를 예고하며 소비자의 기대감을 높이고 있다. 우선 3주 앞으로 다가온 10월 9일에는 Zen 3 아키텍처 기반의 차세대 데스크탑 CPU, Vermeer (베르미어 / 베르메르) 가 어떤 식으로든 소개될 것으로 예상되고 있다. 이 글에서는 가급적 보수적인 -뇌피셜이나 설레발 없이- 접근으로 Vermeer가 보일 수 있는 '최저선'을 짚어보고자 한다. 다시 말해, Vermeer가 예상을 뛰어넘는 고스펙/고클럭으로 등장한다거나 하면 아무래도 틀릴 수밖에 없음을 전제해 두고 어디까지나 '가장 비관적인' 경우의 현 세대 대비 비교를 시도해 보려는 것이다.

 

 

1. Vermeer 엿보기 (1) - Ryzen 3 3300X로 엿보는 단일 CCX

 

복수의 유출을 통해 현재까지 알려진 바에 따르면, Vermeer는 4개의 코어가 하나의 Core Complex (CCX) 를 구성하던 Zen (Zen+ 포함) / Zen 2와 달리 CCX당 코어 수가 8개로 증가한다. 제조공정이 TSMC 7nm로 동일하고, EUV 등 노선폭 외적으로도 공정 혁신이 거론되지 않은 점을 고려해 Compute Core Die (CCD) 면적을 '보수적으로 잡아' 기존과 비슷한 수준을 유지한다고 가정하면 CCD당 전체 코어 수가 증가하는 것은 상상하기 어렵다. 더우기 최소단위인 CCX의 범위가 커졌으므로 코어 수가 '소폭' 증가하는 것도 어려운 상황이다.

 

그러나 현재는 2개의 CCX가 하나의 CCD를 구성하는 방식이나 Zen 3에서 CCX 자체가 2배로 확대되므로 CCD 역시 단일 CCX로 구성되는 것은 가능성이 높은 시나리오이다. 그리고 이것만으로도 어쩌면 충분한 성능 향상을 얻을지 모른다. 우리는 이미 Zen / Zen 2에서 단일 CCX 제품의 잠재력을 엿본 적이 있다. Zen+ 세대의 Ryzen 3 2300X / Ryzen 5 2500X (다만 OEM으로만 출시되어 우리에게 친숙하지는 않다), 그리고 Zen 2 세대의 Ryzen 3 3300X이 그 산 증거이다.

 

3300x.jpg

[Ryzen 3 3100 / 3300X 개념도]

 

특히 Ryzen 3 3300X는 상/하위 라인업의 Ryzen 5 3600 / Ryzen 3 3100 등과는 달리, CCD 내부의 CCX 하나를 완전히 비활성화해 사실상 '미리 보는 단일 CCX' 구성으로서의 독특한 위치를 갖고 있었다. 2개의 CCX에 걸쳐 2+2 구성으로 총 4코어를 구성한 Ryzen 3 3100은 물론, 3+3 구성으로 총 코어 개수에서는 3300X를 능가한 6코어의 Ryzen 5 3600과 비교하더라도 더 높은 게임성능을 보여준 바 있다. Zen에서 Zen 2로 이행하며 이미 15-16%p라는 큰 폭의 싱글스레드 성능 향상이 있었지만, 여기에 단일 CCX 버프가 더해져 AMD는 마침내 Zen 데뷔 시점의 '싱글코어 왕' 이었던 Intel Core i7-7700K의 게임 성능을 보급형에 불과한 Ryzen 3 3300X로 넘어서는 잔잔한 이변을 연출할 수 있었다.

 

최대 8개의 코어가 단일 CCX로 묶인다면, 이론적으로 Ryzen 3 3300X의 높은 싱글스레드/게임 성능을 고스란히 이어받으며 어떤 오버헤드도 없이 멀티스레드 성능만 두 배가 되는 것과 같다. 현 세대의 Ryzen 7 3800X(XT) / 3700X를 벤치마크해 보면 가장 좋은 시나리오 하에서도 엄밀하게 Ryzen 3 3300X의 두 배 까지에는 미치지 못한다. 그러나 Zen 3 세대에서는 '최소한' 이 선을 넘어설 것이다.

 

현재 Ryzen 3 3300X가 단일 CCX 구조로 얻는 이득은, 같은 코어 수에 CCX 구성만 달리한 Ryzen 3 3100를 같은 클럭으로 맞춰 비교함으로써 계량화할 수 있는데 약 5%p 가량으로 추산된다. 일단 이것만으로도 Zen 3 기반의 차세대 CPU는 현 세대 Ryzen 대비 '최소' 5%p 높아진 싱글스레드 성능으로 출발점에 서게 된다.

 


 

2. Vermeer 엿보기 (2) - Renoir로 엿보는 향상된 메모리컨트롤러

 

현재 유일하게 'Ryzen 4000 시리즈' 모델넘버를 달고 있는 Renoir 역시 Vermeer를 엿볼 수 있는 중요한 단서이다. 비록 구조적으로는 차이가 있겠지만 '이전 세대의 특장점'이 '다음 세대의 뉴 노멀'이 되는 것은 오랜 관례와도 같기 때문이다. Renoir는 향상된 메모리컨트롤러에 힘입어 DDR4-4200 등, Zen 2 Matisse보다 훨씬 높은 속도의 메모리를 'Infinity Fabric 동기화를 풀지 않고' 사용할 수 있다. 비록 (어쩌면 이 점에 힘입은) 팀킬 방지를 위해 L3 캐시 용량을 Matisse의 1/4 수준으로 줄였다는 핸디캡이 있고, 그 결과 결코 같은 클럭의 Matisse를 1:1 비교에서 넘어서지는 못하지만, 메모리의 고속화가 Renoir 자신의 성능을 얼마나 향상시키는지는 당장 여러 매체에서 쉽게 확인할 수 있다.

 

예컨대 Q 모 사이트의 벤치마크에 따르면 Ryzen 7 Pro 4750G를 단지 메모리 속도만 DDR4-3200에서 DDR4-4533으로 올렸을 때, 배틀그라운드 프레임레이트가 22%가량(!) 향상되는 모습을 볼 수 있기도 하다. 이토록 극단적인 경우가 아니더라도 대체로 평균 5-7%p 가량의 성능 향상이 관찰되고 있어, 이 점 역시 Zen 3의 출시에도 기대해볼 만한 부분이다. 다시 말하지만 이전 세대의 특별한 점이 다음 세대에는 새로운 기준점이 되곤 하기 때문에.

 


 

3. Vermeer 엿보기 (3) - Ryzen 5 3500X vs. 3500으로 엿보는 L3 캐시 증가의 효과

 

기존 제품으로부터 '추론' 하기는 어렵지만 Zen 3가 단일 CCX 구조로부터 얻는 또 다른 이득이 있다. 바로 각각의 코어가 최소 레이턴시로 액세스할 수 있는 '인접 L3 캐시' 용량이 이전 세대의 두 배로 증가했다는 점이다.

 

4코어가 하나의 CCX를 구성하던 Zen (Zen+ 포함) 1세대의 경우, 각각의 코어는 2MB L3 캐시 슬라이스를 갖고 있었으며 이들이 하나의 CCX 안에서 묶여 '인접 L3 캐시'를 형성했다. 이 구조 하에서, 1세대 Zen은 각 코어가 총 8MB (2MB x 4) 의 L3 캐시를 최소 레이턴시로 액세스할 수 있었다. 이것이 Zen 2 세대로 오면서 L3 캐시 슬라이스의 용량이 4MB로 늘어, CCX당 코어 수는 4개로 동일했으나 각각의 코어가 최소 레이턴시로 액세스할 수 있는 인접 L3 캐시의 용량은 16MB로 늘어난 바 있다.

 

zen2_gamecache.png

[Zen 2의 L3 캐시 증가에 따른 효과]

 

앞서 Zen 1세대에서 Zen 2로의 이행이 (그때까지도 CCX 구조로 인한 메모리 레이턴시 손해가 있었지만) 다른 오버헤드를 '은폐하며' 상쇄하는 효과를 내 큰 폭의 IPC 향상을 견인했다. Zen 3은, 아주 보수적으로 생각해 제조공정상 여력이 없고 따라서 L3 캐시 슬라이스의 용량이 Zen 2와 동일한 4MB에 머물더라도, CCX당 코어 수가 8개로 증가함에 따라 각각의 코어가 최소 레이턴시로 액세스할 수 있는 인접 L3 캐시의 용량은 32MB (4MB x 8) 가 된다.

 

현 세대의 Ryzen 5 3500X와 3500은 다른 모든 스펙이 똑같고, L3 캐시 용량만 32MB vs. 16MB로 구별되어 있다. 둘의 성능 차이 역시 평균적으로 약 5%p 내외로 수렴하고 있다. 지금까지의 모든 효과만 누적되어 나타나더라도 최소 15%p의 IPC 향상으로 이어진다.

 

현 시장에서 주력으로 판매되는 Intel / AMD 양사의 제품은 각각 Core i5-10400과 Ryzen 5 3600이다. 이 중 Ryzen 5 3600은 더 뛰어난 멀티스레드 성능과 작업 생산성, 순수연산 등 다른 우수한 점이 많음에도 단 한가지 분야, 게이밍이라는 분야에서는 다른 영역에서만큼의 리드를 보이지 못해 경쟁사 제품의 추격을 허용하는 '약한 고리'가 되어 왔다고 볼 수 있다.

 

Zen+ 기반의 Ryzen 5 2600과 Zen 2 기반의 Ryzen 5 3600은 코어/스레드 수가 같고 거의 아키텍처 개선만으로 IPC 향상폭만큼의 성능 차이가 있었는데, 이때 2600 역시 경쟁사 제품과 비교해 열세였던 게이밍 성능 구도를 3600이 뒤집고 모든 면에서 앞서 국민 CPU의 지위를 차지할 수 있었다. 이후의 시장 전개는 여러분이 아는 대로다. 리테일 시장에서 AMD의 '점유율 과반'을 이끌고 60% 고지에 이르기까지. 그러나 Intel 10세대 Core 시리즈가 출시되고 Ryzen 5 3600이 과거의 2600 포지션이 되어가는 지금, Zen 3은 다시 AMD에게는 희망의 불씨가 / Intel에게는 다시금 기술개발에 박차를 가하도록 하는 채찍질이 될 것이다. 그리고 이 모든 것은 소비자의 복리후생으로 돌아온다. 그러니 양사 모두 더욱 분발하길.

 


 

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