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[잡담] 근래 인텔 행보에서 다소 불만인 부분이라면.

RuBisCO | 조회 208 | 추천 1 | 2016.12.31. 13:40 http://drmola.com/bbs_free/116466

Slide 10 - Iris 6100 Die Labelled_678x452.png : 근래 인텔 행보에서 다소 불만인 부분이라면.

 

브로드웰-U 2C+GT3 구성의 다이 사진을 담은 인텔의 슬라이드입니다. 사실 스카이레이크로 예를 드는게 더 좋을텐데 자료가 부족한데다가 스카이레이크라고 딱히 사정이 달라지지는 않아서 브로드웰을 예로 들겠습니다.

해당 슬라이드를 보면 트랜지스터 카운트가 1900M으로 133mm^2의 다이니 1mm^2당 14.28M 정도 되는 셈입니다.

문제는 현시점에서도 일단은 가장 미세한 공정에서 나왔음에도 밀도가 너무 낮습니다. 이는 20nm BEOL으로 인텔공정보다 셀 사이즈가 훨씬 더 큰 16nm 공정 베이스의 A10의 3300M/125mm^2으로 1mm^2당 26.4M 정도 되는 애플에 비해서 훨씬 떨어지는 밀도입니다.


그 결과가 저 흉악할 정도로 큰 면적의 GPU 입니다. 비교할만한 체급(양자 모두 384 ALU)의 GPU를 탑재한 A9X와 비교하면 눈대중으로도 다이면적의 격차가 심각하게 눈에 들어오는 수준입니다. 심지어 인텔쪽은 다이면적을 크게 차지하는 ROP, TMU 수가 확연히 적습니다.

 

A9XDie_Chipworks_Annotated.jpg : 근래 인텔 행보에서 다소 불만인 부분이라면.


비슷한 면적에서 애플이 SoC에 들어갈 것을 전부 착실히 다 눌러담은 효율적인 설계가 된 반면에 인텔은 사우스브릿지의 통합조차도 안된 상황에서도 비슷한 덩치의 칩이 나옵니다. 심지어 더 작은 다이면적의 코어M, U 2C+GT2 라인은 GPU의 ALU 수가 반토막입니다.

 

excavator_library.jpg : 근래 인텔 행보에서 다소 불만인 부분이라면.


사실 이런 상황에서의 모범 답안은 이미 AMD가 28nm 공정에서 넘어가지 못하고 묶여있는 상황에서 보인 바 있는데, Steamroller에서 Excavator로 넘어가면서 고밀도 고효율 설계로 넘어가면서 유닛들의 덩치를 눌러담고 이 덕으로 얻어진 성능 향상이 ULV 라인업 수준의 SKU에서 27% 정도 됩니다. 거기에 줄어든 유닛 크기만큼 생긴 다이면역의 여유에 사우스브릿지를 통합해 완전한 SoC화를 달성했습니다.

틱-톡 사이클에서야 데스크탑-CPU 중심 칩 설계를 다시 한번 모바일-GPU 중심 설계로 개변하느니 다음 세대 공정과 다음 세대 아키텍쳐로 넘어가는게 나았다지만 지금처럼 PAOO식으로 질질 늘어지는 상황에서조차 계속 이러는건 좀 불만입니다.

틱톡의 대신으로 주장하던 PAO는 사실 PAO후 쿰척쿰척이었던 것일까요.

DR.MOLA

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RuBisCO'님의

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Profile image iMola 2016.12.31 14:29
PC 수요가 정체되고 모바일 시장에 제대로된 진입에 실패하면서 팹이 남아돌아서 이걸 채우기 위해서 고밀도 설계를 의도적으로 안했을까요? EDRAM 같은 말도 안되는 친구들을 팍팍찍어낸 걸 생각해보면...
Profile image RuBisCO 2016.12.31 22:44
그런거 같지는 않은게 그럴거면 그냥 큰 다이의 칩을 싸게 팔아주면 되는 일이니까요. 뭔가 역량이나 전략에 문제가 있는거 아닌가 싶기는 합니다.
Profile image SayAkhan 2017.01.01 13:48
인텔이 파운드리에서 슬슬 선두를 잃어가고 있다는 기사를 본 기억이 있는데 사실로 되어가는거 같네요
Profile image Bizu 2017.01.03 00:52
쿰척
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